P1. Biestables S-R.

P2. Biestables activats per nivell de clock: S-R amb clock, D i J-K.

P3. Biestables activats pel flanc del clock.

P4. Comptadors (1).

P5. Comptadors (2).

P6. Comptadors síncrons.

P7. Circuits integrats comptadors (1)

P8. Circuits integrats comptadors (2)

P9. Aplicacions dels comptadors.

P10. Registres d'emmagatzematge de dades (1)

P11. Registres d'emmagatzematge de dades (2).

P12. Registres circulatoris.

1. Verifiqueu el circuit amb EWB, utilitzant el WG i el AL, o bé situant interruptors a les entrades S i R, i indicadors a les dues sortides Q i Z.
2. A partir del circuit, heu d'obtenir les equacions lògiques de Q i Z en funció de S,R,Q i Z; a partir de les equacions, les taules de veritat de Q i Z.
3. Deduïu les condicions de S i R per a:

1. Si volem assumir que Z = Q' sempre, Quina condició de S i R no ha de succeir mai?

Part 2. Anàlisi del biestable SR activat per nivell alt a les entrades.



2. Realitzeu l'anàlisi del biestable anterior (punts 1 a 4) aplicat a aquesta configuració.
3. Apliquem al biestable activat per nivells alts les dues senyals indicades en el gràfic (S i R respectivament); deduïu la forma d'ona de Q i verifiqueu-la amb el WG i AL.



4. Repetiu l'exercici anterior, suposant ara que el primer cronograma és R i el segon és S.
5. El cronograma de la pàgina següent correspon als senyals S i R, respectivament, d'un biestable activat a nivell baix. Deduïu el cronograma a Q i verifiqueu-lo.

Part 3. Disseny d'un automatisme molt senzill.

Un dipòsit de líquid té dos detectors de nivell, el superior (A) i l'inferior (B). L'electrobomba controlada pel contactor R que l'alimenta ha d'engegar-se quan el nivell estigui per sota de B, i aturar-se quan arribi a A; haurà de continuar aturada fins que de nou B detecti absència de líquid.



6. Dissenyeu un circuit lògic que generi el senyal R en funció de A,B i de la situació actual de l'automatisme, ja que ha d'incorporar necessàriament la funció memòria (circuit seqüencial).

L'esquema representat és un biestable S-R activat a nivell L, amb una entrada de clock incorporada. Les entrades de Clock són una ona polsatòria d'una determinada freqüència, generada per un circuit adient, i que marca el ritme i els temps en que ens permeten commutacions en un circuit. D'ara endavant anomenarem a l'entrada de clock Cp (Clock pulses).

1. Verifiqueu amb l'AL l'efecte de Cp (només permet canvis quan Cp=1) amb la taula següent generada pel WG.

Cp	R	S
0	1	0
1	1	0
0	0	0
1	0	1
0	0	1
1	1	0
0	0	0
1	1	0
0	0	1
1	1	0
0	0	1

Part 2. Anàlisi d'un biestable S-R amb clock i entrades asíncrones Preset i Clear.



2. Heu d'analitzar amb tot detall el funcionament del biestable. Observeu els següents punts:

3. Analitzeu el circuit, obtenint en primer lloc l'equació de S i R en funció de l'entrada de dades D i de clock Cp; a continuació, relacioneu les commutacions en el biestable R-S amb D quan el clock està a nivell H.

Part 4. Anàlisi de biestable J-K.



Quan Cp=0, llavors S=0 i R=0 i el biestable SR no pot commutar; quan Cp=1, hi ha possibilitat de commutar, segons les combinacions J-K a l'entrada.

4. Verifiqueu la taula del biestable estudiada a classe amb el WG i AL, introduint diferents combinacions de J-K amb el WG i observant la sortida Q. Si no utilitzeu l'entrada Cp, l'heu de posar a nivell H per a fer funcionar el circuit; si considereu Cp, podeu fer la taula completa J-K-Cp amb 8 línies amb totes les combinacions.

1. Connecteu el WG i el Al tal com s'indica. Observeu que utilitzem el generador de polsos del WG com a entrada de clock. Analitzeu els cronogrames obtinguts a la sortida del biestable S-R master-slave; les commutacions a la sortida Q només es produeixen quan hi ha un flanc de pujada del clock, i segons la combinació S-R que hi ha en el moment de pujar clock.





2. Utilitzant els mateixos instruments i mètode, analitzeu els senyals interns en el master-slave (R1,S1,R2,S2) i relacioneu-los amb les entrades R,S,Cp i la sortida Q.
3. Connectant adequadament l'entrada R a l'entrada S mitjançant una porta NOT, obtenim un biestable D activat per flanc de clock. Verifiqueu aquest esquema analitzant la relació entre les entrades D i Cp amb la sortida Q, utilitzant el WG i el AL.

Part 2. Anàlisi d'un biestable J-K master-slave activat per de clock

4. Utilitzant el mateix mètode que amb el biestable R-S de la part 1, analitzeu el biestable J-K activat per flanc de baixada de clock.



Part 3. Anàlisi dels biestables genèrics activats per flanc o incorporats al EWB.

Estudieu amb el HELP de EWB les característiques dels quatre biestables següents:



Els dos primers són biestables D activats per flanc de clock ; el segon disposa, a més, de les entrades asíncrones (independents del clock) preset i clear, actives a nivell L (per tant, han d'estar normalment a nivell H per a que no actuïn).

Els dos segons són biestables J-K activats per flanc de clock; el segon disposa, a més, de les entrades asíncrones (independents del clock) preset i clear, actives a nivell L (per tant, han d'estar normalment a nivell H per a que no actuïn).

5. Realitzeu una verificació sistemàtica d'aquests quatre elements per a comprovar les seves propietats.

Analitzem la següent configuració del biestable D activat per de clock (esquema de l'esquerra); per a realitzar l'anàlisi podem connectar els instruments tal com s'indica en el gràfic de la dreta.

1. Si tot ha anat bé, podem observar a Q un senyal de període doble que a Cp; per tant, la seva freqüència és la meitat. Relacioneu aquest fet amb la configuració del circuit deduint-lo a partir de l'anàlisi teòric.
2. Si volem partir de un valor predeterminat de Q, s'ha d'utilitzar un biestable D amb entrades Preset i Clear. Analitzeu el circuit següent:



3. Podem analitzar altres divisors de freqüència per 2 realitzats amb biestables JK (normalment activats per . Realitzeu el mateix estudi que en el biestable D.



En totes les anàlisis realitzades, s'haurà obtingut la següent relació entre Cp i D:



El primer cronograma és el clock; el segon és Q. Observeu que podem llegir ordenadament després de cada (en aquest cas) els números [QCp] 00, 01, 10, 11 i es va repetint la seqüència indefinidament. Per tant, tenim un comptador elemental de polsos de clock, que pot comptar des de 0 fins a 3, es a dir, 4 polsos.

Aquestos divisors de freqüència per 2 o comptadors elementals són la cèl·lula bàsica per a construir comptadors de tot tipus.

Part 2. Anàlisi de l'estructura de comptador asíncron amb biestables activats per

4. Anàlisi d'un comptador amb 4 etapes.

Aquest estudi és similar al realitzat per comptadors activats per , però ara les connexions de cada clock amb els Q o Q' de l'etapa anterior seran diferents segons desitgem obtenir un comptador creixent o decreixent.

• En aquest comptador, que passa si connectem l'indicador set segments al revés (és a dir, canviant totalment l'ordre dels Q)? Observeu que hem obtingut una seqüència aparentment sense sentit. Podeu deduir-la de l'anàlisi del funcionament del comptador?

8. Com exercici final, dissenyarem un comptador que pugui ser up (creixent) o down (decreixent) seleccionat la modalitat amb una entrada addicional que anomenarem U. Quan U=1, el comptador funcionarà en modalitat Up; quan U=0, funcionarà en modalitat Down.

Recordeu que en l'estructura de comptador síncron, el clock està connectat directament a cada entrada de clock dels biestables; cada biestable commuta o no segons les connexions a J-K (en cas d'utilitzar aquest biestable), o de D. L'estructura més comuna dels comptadors síncrons és amb J-K activats per .

1. Verifiqueu el funcionament del circuit, comprovant que compte Up de 0 a 3 (4 estats).
2. Analitzeu-lo amb el clock del WG i el AL, verificant les commutacions dels biestables.
3. Relacioneu (amb paper i llapis) les commutacions de cada biestable amb les equacions J,K de cada biestable.

 

Part 2. Anàlisi de comptadors síncrons amb 4 biestables.



4. Verifiqueu el funcionament del circuit, comprovant que compte Up de 0 a 15 (16 estats).
5. Analitzeu-lo amb el clock del WG i el AL, verificant les commutacions dels biestables.
6. Relacioneu (amb paper i llapis) les commutacions de cada biestable amb les equacions J,K de cada biestable.

 

Part 3. Anàlisi d'un comptador síncron amb truncament del comptatge.



7. Verifiqueu el funcionament del circuit, comprovant que compte Up de 1 a 6 (6 estats).
8. Relacioneu (amb paper i llapis) les commutacions de cada biestable amb les equacions J,K de cada biestable. Deduïu la seqüència que realitza el comptador a partir de les equacions.

Part 4. Disseny de comptadors síncrons amb diferents seqüències de comptatge.

9. Comptador que realitzi la seqüència Down des de 7 fins a 0 de forma cíclica.
10. Seqüència Up 3 fins a A cíclica; si es fa clear, quan torni a iniciar el comptatge passarà a 3 i farà la seqüència.
11. Com el comptador anterior, però en modalitat Down.

1. Agafeu el 7493 del magatzem de components i feu HELP per veure les seves característiques. Preneu-ne nota dels RESET i de la condició de comptatge; és un comptador de 0 a F, sempre Up.
2. Munteu el següent circuit d'avaluació i verifiqueu el seu funcionament. Observeu la connexió necessària entre Clock A i ClocK B per a què funcioni com a comptador Up en tota la seqüència 0-F.

 



3. Utilitzant el WG com a generador de clock i el AL, visualitzeu i analitzeu les relacions entre clock, Q0, Q1, Q2 i Q3. Commuten per o per ?
4. Que passa si només s'utilitza CLKA? I només CLKB?
5. Experimenteu possibles connexions (unió ClA, ClB a diferents punts Q) i observeu les diferents seqüències de comptatge.

Part 2. Ampliació de la seqüència de comptatge amb el 7493.

6. Amb dos comptadors 7493 podem fer una seqüència de comptatge molt més ampliada. Analitzeu l'esquema següent:

1. Verifiqueu el circuit, que ha de realitzar la seqüència 0-9 (10 estats).
2. Analitzeu com s'ha aconseguit truncar la seqüència natural del 7493 (0-F) fent reset en el moment adequat amb les portes lògiques incorporades al circuit.
3. Realitzeu un circuit que compti Up des de 0 fins a C amb el 7493.
4. Realitzeu un circuit amb el 7493 que compti de 0 a F i quedi bloquejat aquí fins a fer un reset amb un interruptor.

Part 4. Anàlisi del comptador decimal 7490.

5. Agafeu el 7490 del magatzem de components i feu HELP per veure les seves característiques. Preneu-ne nota dels Clear i Preset (conjunt de R0(1),R0(2),R9(1),R9(2) i de les condicions de comptatge; és un comptador de 0 a 9, sempre Up.
6. Munteu el següent circuit d'avaluació i verifiqueu el seu funcionament. Observeu la connexió necessària entre Clock A i ClocK B per a què funcioni com a comptador Up en tota la seqüència 0-F.



 

Part 5. Realització d'un comptador Up de 100 estats (0-99) amb dos comptadors decimals.

7. Analitzeu les connexions entre els dos comptadors decimals 7490.
8. Si els comptadors no fossin decimals, obtindríem el mateix resultat? Quin seria el màxim de comptatge?
9. Munteu el circuit i avalueu-lo.

 

 

 



Part 6. Avaluació dels integrats 7493 i 7490 amb l'entrenador.

10. Verifiqueu tot el que heu après amb el simulador sobre els integrats comptadors 7493 i 7490 muntant els circuits a l'entrenador i avaluant el funcionament.

1. Agafeu el 74190 del magatzem de components i feu HELP per veure les seves característiques. Preneu-ne nota dels RESET, càrrega prèvia de un número qualsevol i de les condicions de comptatge Up i Down. Observeu que és un comptador decimal Up/Down.
2. Munteu el següent circuit d'avaluació i verifiqueu el seu funcionament. Heu d'analitzar totes les possibilitats que ofereix: posada a 0, càrrega prèvia d'un número, comptatge Up i comptatge Down. Relacioneu tots els efectes observats amb la informació sobre el component .

 



3. Utilitzant el WG com a generador de clock i el AL, visualitzeu i analitzeu les relacions entre clock, Q0, Q1, Q2 i Q3. Commuten per o per ?
4. Exercicis de disseny

1. Agafeu el 74192 del magatzem de components i feu HELP per veure les seves característiques. Preneu-ne nota dels aspectes de control que cal considerar.
2. Munteu el següent circuit d'avaluació (pàgina següent) i verifiqueu el seu funcionament. Heu d'analitzar totes les possibilitats que ofereix: posada a 0, càrrega prèvia d'un número, comptatge Up i comptatge Down. Relacioneu tots els efectes observats amb la informació sobre el component .



3. Relacioneu la forma de realitzar els comptatges Up i Down (per entrades separades, com s'indica en la informació sobre el component) amb el petit circuit lògic incorporat que deriva l'entrada de clock cap a Up o cap a Down, segons la selecció 1/0 del commutador U
4. Exercicis: els circuits s'han de realitzar amb el 74192.

P09. Aplicacions dels comptadors.

1. Verifiqueu que la descripció de funcionament anterior és certa, i relacioneu el seu funcionament amb les portes lògiques NAND que s'han incorporat per al seu control.

Part 3. El circuit binary rate multiplier.

Aquesta funció és poc coneguda, malgrat la gran importància que té dins de sistemes com unitats de radar, conversors analògics-digitals, sintetitzadors de freqüència, etc. Un binary rate multiplier és un circuit que proporciona un senyal digital de sortida (fo) amb una freqüència que és funció de la freqüència del senyal d'entrada (fi):

n és el nombre d'etapes de l'equip (flip-flops) i M és un nombre introduït al circuit en codi binari.



L'esquema que haureu d'analitzar permet realitzar divisions binàries de la freqüència de clock d'entrada fi fins arribar a la freqüència de sortida fo controlada per les tres entrades de control binàries X1, X2 i X3. El valor de M en la relació anterior és:



2. Analitzeu el funcionament del circuit i contrasteu els resultats esperats amb els que obtenim. Per analitzar el funcionament, haureu de connectar instruments adequats al circuit i establir un sistema ràpid per a donar diferents valors a les entrades de control Z1, X2 i X3. Podeu utilitzar commutadors o bé el generador de paraules treballant en mode step by step.
3. Realitzeu un binary rate multiplier de quatre etapes utilitzant un circuit integrat comptador binari i circuits integrats amb portes lògiques. Optimitzeu el circuit amb el criteri d'emprar un nombre mínim d'integrats.

Part 4. Explorador d'alarma activada.

Mitjançant un multiplexor i un comptador d'autoenclavament podem explorar seqüencialment l'estat d'un conjunt d'alarmes (normalment a 0); quan en detecti una d'activada a 1, s'atura l'exploració i indica el número de l'alarma activada.

4. Analitzeu l'esquema i verifiqueu el seu funcionament. Els sensors de cada alarma s'han de connectar a les entrades 0,1,2,3. Podeu utilitzar el generador de paraules en posició step by step o bé commutadors a 0 i 1.

 

5. Amplieu l'explorador d'alarmes fins arribar a 16 entrades. Heu de dissenyar un circuit nou. Observeu que el comptador decimal 7490 no ens serveix ni tampoc el multiplexor 74153. Prepareu un nou circuit i verifiqueu el funcionament.

 

 



 

Part 5. Sistema de comunicacions amb conversions paral·lel - sèrie a l'emissor i sèrie - paral·lel en el receptor.



L'esquema s'ha representat amb dos comptadors genèrics idèntics, un a l'emissor i l'altre al receptor, un multiplexor a l'emissor i un desmultiplexor al receptor. Cal enviar d'emissor a receptor tres senyals: les dades pròpiament dites, els polsos de clock, ja que hi ha d'haver sincronisme, i el reset comú pels comptadors. En sistemes més elaborats -ara tenim només un esquema de principi- la sincronització es fa mitjançant protocols establerts en una única via de comunicació.

6. Analitzeu i verifiqueu l'esquema, utilitzant el generador de paraules a l'entrada de dades i l'analitzador lògic en el receptor.
7. Dissenyeu el sistema utilitzant components reals.

1. Analitzeu el següent esquema de registre de desplaçament:



Les dades que entren en sèrie per l'entrada de dades són desplaçades una posició cap a la dreta a cada pols de clock.

2. Per avaluar el funcionament del circuit, poseu un "1" fix a "dades"; feu Reset, i a continuació connecteu inici. podreu observar el desplaçament de "1"a dreta a cada pols de clock.
3. Exercici. Emmagatzemarem la sortida d'un multiplexor de 4 entrades en el shift register anterior. Heu de muntar un circuit que realitzi les següents funcions:

1. Analitzeu el registre de desplaçament de l'esquema, de forma similar a l'anterior registre.



 

Part 3. Registre de desplaçament amb entrada de dades en paral·lel.



2. Verifiqueu el funcionament del següent registre de desplaçament. Mètode d'operació: amb els commutadors de dades, poseu un número qualsevol. feu reset dels biestables, i el commutador d'Inici desconnectat dels polsos de clock. Passeu les dades als biestables mitjançant la connexió i desconnexió De P (preset dels biestables). Ara el contingut dels biestables és el de les dades d'entrada. Per fer el desplaçament a dreta, connecteu el clock; com el primer biestable té l'entrada D a 0, al final de 4 polsos, tots els biestables estaran a 0 i el contingut haurà sortit per l'últim Q, en sèrie.
3. Exercici: Dissenyeu un registre de desplaçament que permeti:

1. Verificar el seu funcionament.
2. Dissenyar un comptador en anell utilitzant biestables tipus D, i verificar el seu funcionament.

Part 2. Anàlisi d'un comptador Johnson



3. Verificar el seu funcionament.
4. Analitzar la forma d'ona en els Q de cada biestable, amb el AL.
5. Dissenyar un comptador Johnson utilitzant biestables tipus D, i verificar el seu funcionament.

7. Prepareu el circuit d’avaluació dibuixat i verifiqueu les característiques del 4017 que podeu estudiar en el llibre o activant el Help del programa simulador.
8. A partir d'un 4017 dissenyeu un generador de 5 fases a partir d'un rellotge patró.

Part 5. Exercici de disseny.

Els registres de desplaçament permeten carregar informació binària presentada en paral·lel, i extraure els bits un a un en sèrie. Això ens permet realitzar circuits que han de realitzar operacions entre tots els bits, com són les sumes, restes, etc., de forma simplificada.

9. L'exercici que heu de realitzar és dissenyar un sumador sèrie complet, d'acord amb el següent esquema de blocs.

 



 

Part 6. Anàlisi d'una aplicació amb el 74164.



10. Analitzeu teòricament aquesta aplicació del registre de desplaçament 74164 i verifiqueu la vostra anàlisi amb el simulador